logo EDITE Alexandre Vincent BRIERE
Identité
Alexandre Vincent BRIERE
État académique
Thèse soutenue le 2016-12-14
Sujet: Modelisation systeme d'une architecture d'interconnexion RF pour les systemes sur puce
Direction de thèse:
Encadrement de thèse:
Laboratoire:
Voisinage
Ellipse bleue: doctorant, ellipse jaune: docteur, rectangle vert: permanent, rectangle jaune: HDR. Trait vert: encadrant de thèse, trait bleu: directeur de thèse, pointillé: jury d'évaluation à mi-parcours ou jury de thèse.
Productions scientifiques
oai:hal.archives-ouvertes.fr:hal-00984427
WiNoCoD : Un réseau d'interconnexion hiérarchique RF pour les MPSoC
International audience
La multiplication du nombre de cœurs de calcul présents sur les puces va de pair avec une augmentation des besoins en communication. C'est pour palier à ce problème que nous présentons dans cette article un réseau d'interconnexion sur puce utilisant la RF. Nous présentons les raisons du choix de la RF par rapport aux autres nouvelles technologies du domaine que sont l'optique et la 3D, l'architecture détaillée de ce réseau et d'une puce le mettant en œuvre ainsi que l'évaluation de sa faisabilité et de ses performances. Un des avantages potentiels de ce réseau d'interconnexion RF est la possibilité de faire du broadcast à faible coût, ce qui ouvre de nouvelles perspectives notamment en terme de gestion de la cohérence mémoire.
ComPAS'2014 ComPAS'2014 : Conférence d'informatique en Parallélisme, Architecture et Système https://hal.archives-ouvertes.fr/hal-00984427 ComPAS'2014 : Conférence d'informatique en Parallélisme, Architecture et Système, Apr 2014, Neuchâtel, Switzerland. pp.track architectureConference papers 2014-04-23
oai:hal.archives-ouvertes.fr:hal-01166859
A Dynamically Reconfigurable RF NoC for Many-Core
International audience
With the growing number of cores on chips, conventional electrical interconnects reach scalability limits, leading the way for alternatives like Radio Frequency (RF), optical and 3D. Due to the variability of applications, communication needs change over time and across regions of the chip. To address these issues, a dynamically reconfigurable Network on Chip (NoC) is proposed. It uses RF and Orthogonal Frequency Division Multiple Access (OFDMA) to create communication channels whose allocation allows dynamic recon-figuration. We describe the NoC architecture and the distributed mechanism of dynamic allocation. We study the feasibility of the NoC based on state of the art components and analyze its performances. Static analysis shows that, for point to point communications, its latency is comparable with a 256-node electrical mesh and becomes lower for wider networks. A major feature of this architecture is its broadcast capacity. The RF NoC becomes faster with 32 nodes, achieving a ×3 speedup with 1024. Under realistic traffic models, its dynamic reconfigurability provides up to ×6 lower latency while ensuring fairness.
Great Lakes Symposium on VLSI https://hal.archives-ouvertes.fr/hal-01166859 Great Lakes Symposium on VLSI, May 2015, Pittsburgh, United States. pp.139-144, Proceedings of the 25th edition on Great Lakes Symposium on VLSI. <http://dl.acm.org/citation.cfm?id=2742082>. <10.1145/2742060.2742082> http://dl.acm.org/citation.cfm?id=2742082Conference papers 2015-05-20
oai:hal.archives-ouvertes.fr:hal-01145448
A hierarchical RF interconnect for MPSoC
National audience
The increasing number of cores in a single chip goes along with the increase of communication needs. To address this issue, we propose a Network on Chip (NoC) using Radio Frequency (RF). We present the detailed architecture of this network and a Multi Processor System on Chip (MPSoC) using it.
9ème colloque du GDR SOC-SIP du CNRS https://hal.archives-ouvertes.fr/hal-01145448 9ème colloque du GDR SOC-SIP du CNRS, Jun 2014, Paris, France. 2014Poster communications 2014-06-11
oai:hal.archives-ouvertes.fr:hal-01084993
Flexible Radio Interface for NoC RF-Interconnect
International audience
— This paper introduces flexible radio techniques inside integrated circuits in order to tackle the interconnect issue for many-core chips. We propose to take benefits from OFDMA for a RF-interconnect associated to a carrier allocation policy and adaptive modulation. A 20 GHz bandwidth is shared between 32 tilesets made of 32 tiles of 4 cores each, for a 4096 cores chip. We adopt a cognitive radio approach in order to dynamically share 1024 carriers, which avoids inter-cluster communication contention and decreases latency compared to conventional static approaches.
Digital System Design (DSD), 2014 17th Euromicro Conference on https://hal.archives-ouvertes.fr/hal-01084993 Digital System Design (DSD), 2014 17th Euromicro Conference on, Aug 2014, Verona, Italy. pp.6, <10.1109/DSD.2014.59>Conference papers 2014-08-27
oai:hal.archives-ouvertes.fr:hal-01068905
An OFDMA Based RF Interconnect for Massive Multi-core Processors
International audience
A paradigm shift is apparent in Chip Multiprocessor (CMP) design, as the new performance bottleneck is becoming communication rather than computation. It is widely provisioned that number of cores on a single chip will reach thousands in a decade. Thus, new high rate interconnects such as optical or RF have been proposed by various researchers. However, these interconnect structures fail to provide essential requirements of heterogeneous on-chip traffic; bandwidth reconfigurability and broadcast support with a low complex design. In this paper we investigate the feasibility of a new Orthogonal Frequency Division Multiple Access (OFDMA) RF interconnect for the first time to the best of our knowledge. In addition we provide a novel dynamic bandwidth arbitration and modulation order selection policy, that is designed regarding the bimodal on-chip packets. The proposed approach decreases the average latency up to 3.5 times compared to conventional static approach.
Proceedings of the 8th ACM/IEEE International Symposium on Networks-on-Chip NOCS 2014 https://hal-supelec.archives-ouvertes.fr/hal-01068905 NOCS 2014, Sep 2014, Ferrara, Italy. 2 p., 2014Conference papers 2014-09-17
oai:hal.archives-ouvertes.fr:hal-01202545
ARRAY(0x7f54707414b8)
National audience
The growing number of cores in a single chip goes along with an increase in communications. The variety of applications runing on the chip causes spatial and temporal heterogeneity of communications. To address these issues, we present in this paper a dynamically reconfigurable interconnect based on Radio Frequency (RF) for intra chip communications. The use of RF allows to increase the bandwidth while minimizing the latency. Dynamic reconfiguration of the interconnect allows to handle the heterogeneity of communications. We present the rationale for choosing RF over optics and 3D, the detailed architecture of the network and the chip implementing it, the evaluation of its feasibility and its performances. One advantage of this RF interconnect is the ability to broadcast without additional cost compared to point-topoint communications, opening new perspectives in terms of cache coherence.
La multiplication du nombre de cœurs de calcul présents sur une même puce va de pair avec une augmentation des besoins en communication. De plus, la variété des applications s’exécutant sur la puce provoque une hétérogénéité spatiale et temporelle des communications. C’est pour répondre à ces problématiques que nous présentons dans cet article un réseau d’interconnexion sur puce dynamiquement reconfigurable utilisant la Radio Fréquence (RF). L’utilisation de la RF permet d’avoir plus de bande passante en minimisant la latence. La possibilité de reconfigurer dynamiquement le réseau permet de s’adapter à la variabilité des communications. Nous présentons les raisons du choix de la RF par rapport aux autres nouvelles technologies du domaine que sont l’optique et la 3D, l’architecture détaillée de ce réseau et d’une puce le mettant en œuvre ainsi que l’évaluation de sa faisabilité et de ses performances. Un des avantages de ce réseau d’interconnexion RF est la possibilité de faire du broadcast sans surcoût par rapport aux communications point-à-point, ouvrant ainsi de nouvelles perspectives en termes de gestion de la cohérence mémoire notamment.
Technique et Science Informatiques (TSI) https://hal.archives-ouvertes.fr/hal-01202545 Technique et Science Informatiques (TSI), Hermes, 2015, PARALLÉLISME ARCHITECTURE ET SYSTÈMES - PANORAMA DE LA RECHERCHE FRANCOPHONE, 34/1-2, pp.11-29. <http://tsi.revuesonline.com/article.jsp?articleId=21214>. <10.3166/tsi.34.11-29> http://tsi.revuesonline.com/article.jsp?articleId=21214ARRAY(0x7f5470469918) 2015-09-01
Soutenance
Thèse: Modélisation système d'une architecture d'interconnexion RF reconfigurable pour les systèmes sur puce
Soutenance: 2016-12-14
Rapporteurs: Fabien CLERMIDY    Gilles SASSATELLI