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HIERARCHIE MEMOIRE MULTINIVEAUX POUR PROCESSEURS MULTICOEURS A ESPACE D'ADRESSAGE PARTAGE

Sujet proposé par
Directeur de thèse:
Encadré par
Doctorant: Hao LIU
Unité de recherche UMR 7606 Laboratoire d'informatique de Paris 6

Domaine: Sciences et technologies de l'information et de la communication

Projet

Objectif

Le projet européen TSAR (Tera Scala Architecture), piloté par la société BULL, vise la définition et le prototypage virtuel d'une architecture de processeur many-cores supportant une mémoire partagée cohérente. Cette architecture doit pouvoir contenir jusqu'à 4096 coeurs de processeurs 32 bits, et doit pouvoir supporter les systèmes d'exploitations utilisés dans le monde des PCs multi-cores (tels que LINUX ou NetBSD). Le protocole DHCCP (Distributed Hybrid Cache Coherence Protocol) repose sur le principe général du répertoire global et s’appuie sur la technologie micro-réseau intégré sur puce DSPIN développée par le LIP6. Un premier prototype virtuel de l'architecture TSAR a été développé (modèle de simulation SystemC utilisant la plate-forme de modélisation SoCLib).

La particularité du protocole DHCCP (décrit dans la thèse de Yang Gao) est de mettre en œuvre une stratégie « Write-Through ». Ce protocole a permis de démontrer la scalabilité de l’architecture jusque 256 clusters de 4 processeurs, en utilisant le système d’exploitation ALMOS (Thèse de Ghassan Almalless). L’inconvénient de la stratégie « Write-Through » utilisée par le protocole DHCCP est de générer un trafic important sur le micro-réseau, ce qui augmente la consommation énergétique. Le premier objectif de la thèse est donc d’évaluer une évolution importante de ce protocole visant à diminuer sensiblement le nombre des transactions d’écriture, en s’appuyant sur différent services fournis par le système d’exploitation ALMOS. Ceci implique un gros travail de redéfinition de l’architecture matérielle que sont les contrôleurs de cache L1 et du contrôleur de cache mémoire.

Par ailleurs, l’architecture TSAR a été étendue par le CEA/LETI gràce à l’introduction d’un cache de 3e niveau utilisant des techniques d’empilement tri-dimensionnelles et un micro-réseau DSPIN supportant une topologie de grille 3D (Thèse Eric Guthmuller). Chaque nœud de la grille 3D correspond à une partie de la capacité de stockage totale du cache 3D et constitue donc une nouvelle ressource dont l’allocation peut être contrôlée soit par le matériel, soit par le logiciel. Un second objectif de la thèse consiste donc à analyser une solution logicielle pour contrôler le placement des données dans le cache de 3e niveau, en s’appuyant ici encore sur les services fournis par le système d’exploitation ALMOS.

Enjeux

Le principal défi scientifique adressé par l'architecture TSAR de façon générale, et par ce sujet de thèse en particulier est le passage à l'échelle des architectures many-cores à mémoire partagée cohérente: On souhaite démontrer qu'il est possible de proposer aux programmeurs d'application parallèles de conserver un modèle de programmation reposant sur les mécanismes de mémoire partagée, même pour des applications fortement parallèles comportant des milliers de tâches coopératives.

Ouverture à l'international

Cette étude s'intègre dans une coopération européenne (projet CATRENE SHARP) dont les principaux partenaires Français sont BULL, THALES, le LETI et le LIP6, et les autres partenaires sont Allemands et Turcs.