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Environnement Intégré pour la conception de circuits mixtes CMOS

Sujet proposé par
Directeur de thèse:
Doctorant: Eric LAO
Unité de recherche UMR 7606 Laboratoire d'informatique de Paris 6

Domaine: Sciences et technologies de l'information et de la communication

Projet

Comme les procédés technologiques d'intégration sur silicium évoluent en augmentant la finesse de gravure et la densité d'intégration, le traitement numérique est devenu plus rapide à moindre coût en surface et en consommation d'énergie. Cette diminution des dimensions est effectuée au détriment de la précision des blocs analogiques [1-3]. Or les usages (set-top box, automobile électrique, e-santé) demandent des convertisseurs analogiques-numériques (CAN) de plus en plus rapides et précis. Une approche intéressante est de compenser systématiquement les imprécisions des blocs analogiques par un traitement numérique. L'idée est de bénéficier des performances offertes par les circuits numériques pour relâcher les spécifications des blocs analogiques et gagner ainsi globalement en surface et consommation.

Or les concepteurs de circuits mixtes analogiques-numériques sont confrontés à une situation où ils doivent choisir entre un flot purement analogique et un flot purement numérique, chacun des 2 ignorant l'autre. Un circuit analogique est représenté comme une boîte noire pour son circuit de compensation numérique. Les concepteurs ont complètement à leur charge de communiquer de façon ad-hoc des informations pertinentes entre les parties analogiques et numériques [4,5].

L'objectif de cette thèse est de définir un environnement de conception assistée unifié pour les blocs numériques et analogiques au niveau transistor, du point de vue netlist (dimensionnement électrique) et dessin des masques. Il s'agira d'offrir au concepteur un contrôle fin des phases de dimensionnement au niveau transistor, placement et routage tout en garantissant une automatisation partielle des tâches et une communication fluides des informations d'une part entre le dimensionnement électrique et le dessin des masques, et d'autre part entre les blocs analogiques et les blocs numériques. Nous étudierons en particulier un routeur analogique guidé par des directives du concepteur.

Enjeux

Actuellement les outils industriels bas niveau sont dédiés de façon exclusive au traitement analogique ou numérique. Il reste à définir une représentation pertinente des informations à échanger entre un sous-circuit analogique et un sous-circuit numérique en portes d'un circuit global mixte, au niveau netlist et au niveau physique pour optimiser le dimensionnement et la réalisation physique des sous-circuits compte tenu des imperfections de l'autre sous-circuit.

Les imperfections de ces circuits mixtes issues de la réalisation physique ne sont disponibles au niveau transistor qu'après une opération lourde d'extraction et l'estimation de leur impact sur le comportement du circuit mixte demande des temps de simulation très longs. Nous identifierons les informations minimales à échanger entre les sous-systèmes pour prendre en compte plus efficacement l'impact de la réalisation physique.

Un système mixte optimisé pour un jeu de spécifications et un noeud technologique ne fournit pas d'information systématique pour le porter sur un autre noeud technologique. Nous identifierons explicitement dans toutes les phases de la conception du dimensionnement au dessin des masques les tâches qui dépendent de la technologie et les tâches génériques pour lesquelles nous proposerons un codage symbolique. Nous offrirons ainsi au concepteur une documentation exécutable du processus de dimensionnement et de dessin des masques.

Ouverture à l'international

Le département a déjà des coopérations, qu'il compte enrichir, sur ces thèmes avec :

  • l'institut Fraunhofer, Dresde, Allemagne,
  • l'Ecole Polytechnique Fédérale de Lausanne
  • l'université Tokai au Japon, Professeur Naohiko Shimizu.

Remarques additionnelles

Références liées au sujet

[1] Lewyn et al. Analog Circuit Design in Nanoscale CMOS Technologies, Proc of the IEEE, vol 97, n° 10, Octobre 2009, p 1687

[2] P. Dautriche, Analog Design trends and Challenges in 28nm and 20nm CMOS technology,Proc. ESSDERC, 2011

[3] D. White, A New Methodology to Address the Growing Productivity Gap in Analog Design, ICCAD 2013, p. 149-152

[4] J. Crossley et al, BAG : A Designer-Oriented Integrated Framework for the Development of AMS Circuit Generators, ICCAD 2013, p 74-81

[5] R. Martins et al. AIDA: Automated Analog IC Design Flow from Circuit Level to Layout, SMACD 2012